站長資訊網11 月 5 日消息，在 PCI SIG 發布 PCIe 6.0 規范最終草案幾周后，Cadence 推出了業界首批經過驗證的 IP 封裝之一，使芯片開發人員能夠在他們的設計中實現 PCIe 6.0 支持并對其進行測試。
該 IP 現已上市，早期使用者能夠在 2022 年至 2023 年的芯片中添加對 PCIe 6.0 的支持。
“早期采用者已經開始探索新的 PCIe 6.0 規范，我們期待看到他們通過臺積電和 Cadence 技術取得積極成果，”Cadence 公司副總裁兼 IP 集團總經理 Sanjive Agarwala 在一份聲明中表示。
Cadence 的 PCIe 6.0 IP 包含一個控制器和一個基于 DSP 的 PHY(物理接口)。該控制器采用多數據包處理架構，在 x16 配置中支持高達 1024 位寬的數據路徑，并支持 PCIe 6.0 的所有關鍵特性，例如高達 64 GT/s 的數據傳輸速率(雙向)、四級脈沖幅度調制 (PAM4) 信號、低延遲前向糾錯 (FEC)、FLIT 模式和 L0p 功率狀態。
該 IP 專為聯發科的 N5 節點設計，可供各種 AI/ML/HPC 加速器、圖形處理器、SSD 控制器和其他需要支持 PCIe 6.0 的高帶寬 ASIC 的開發人員使用。
除了 IP 封裝外，Cadence 還提供了使用 N5 實現的 PCIe 6.0 測試芯片，旨在測試所有數據速率下 PCIe 6.0 實現的信號完整性和性能。
該芯片包含一個 PAM4/NRZ 雙模發射器，可保證提供最佳信號完整性、對稱性和線性度以及低抖動，以及一個可以承受 64GT/s 時超過 35dB 的信號損傷和通道損耗的接收器，以提供復雜的數據恢復功能。
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